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11 个设计阶段
谁在往芯片设计的每一步 里塞 AI
这张图追的是从架构规格到流片良率的11个阶段，逐一标出当前真正在用的AI技术类型——不是"这家公司说自己用了AI"，是"这一步具体用的是强化学习、生成式AI、预测性机器学习，还是干脆只是规则式自动化"。竞争格局是 Synopsys/Cadence/Siemens EDA 三强主导，外加芯片厂自研（Google、NVIDIA）和一批中国厂商（华大九天、芯华章、广立微、东方晶源）。成熟度极不均衡：物理实现阶段的强化学习和RTL/验证阶段的生成式AI已有客户验证的量化结果，IP选型阶段依然单薄（2026年才刚出现"AI辅助IP发现"的雏形），多数厂商的"10X/45%"这类数字是营销口径而非独立验证，务必核对信源日期再引用。
最后更新 2026-09-08
当前版本 v2
下次复核 ~2026-12
● 强化学习 RL
● 生成式AI / LLM
● 预测性机器学习
● GPU加速 + 生成式光刻
● 规则式自动化 RBA
上面5种颜色贯穿全文——每个玩家条目左上角的小标签标出它用的是哪一类技术，不是每家都叫"AI"就都一样。分类依据的是各家技术论文/白皮书对方法本身的描述，不是营销页面的措辞。
11个阶段大致按"前端设计→逻辑物理实现→签核测试→交给制造"四段排布；05逻辑综合本质上并入06物理设计的同一套强化学习框架，没有独立的工具生态，图上单列只是为了对齐原始11阶段编号。
前端设计 · FRONT-END DESIGN
01 · 架构设计与规格定义
Synopsys RTL Architect · .ai Copilot · Cadence Joules
02 · IP选型与集成
Arteris FlexGen(真ML) · Magillem(规则式)
03 · RTL设计/前端设计
ChipAgents · Cadence ChipStack · Synopsys AgentEngineer
04 · 功能验证与仿真
Cadence Verisium(PinDown) · Synopsys VSO.ai
逻辑与物理实现 · SYNTHESIS & IMPLEMENTATION
05 · 逻辑综合
并入 Synopsys DSO.ai / Cadence Cerebrus 同一套RL
06 · 物理设计/布局布线
Google AlphaChip · Synopsys DSO.ai · Cadence Cerebrus
07 · 时序收敛/静态时序分析
Synopsys PrimeClosure · Cadence Tempus + ECO
签核与测试 · SIGNOFF & TEST
08 · 物理验证 DRC/LVS/DFM
Siemens Calibre(签核标准) · Synopsys IC Validator(新进场)
09 · DFT / 测试
Synopsys TSO.ai · Siemens Tessent AI
制造交接 · TO MANUFACTURING
10 · 计算光刻/掩模制备
NVIDIA cuLitho(TSMC+三星) · 东方晶源 PanGen
11 · 流片后调试/良率分析
广立微 INF-AI · 东方晶源 YieldBook
11个阶段的主导技术仍以预测性机器学习(teal)为主——不起眼但最普遍；强化学习(红)集中在05/06物理实现；生成式AI(紫)在03最集中，2026年起也开始出现在01/02/04；GPU+生成式光刻(金)只在10
谁在帮架构师把早期设计决策尽快转成可评估的方案。这一步的AI大多是"预测型/shift-left"而非生成型 ，但2026年出现了新变化——Synopsys、Cadence、Siemens EDA 都在推自己的agentic多智能体产品线，其中 Siemens Fuse 是唯一一家在发布通稿里明确点名"architectural exploration"的。
生成式AI Multi-Agent Agentic
2026年3月发布，明确覆盖架构探索环节
基于NVIDIA Nemotron/Agent Toolkit构建，官方通稿明确写"在前端设计与验证阶段，Fuse Agent支持架构探索(architectural exploration)、设计规划和基于Catapult的RTL编码自动化"——是三大EDA厂新一代agentic产品线里唯一点名这一环节的。三星存储器设计部门高管具名站台("预计将帮助我们超越传统自动化")，但未给出量化结果；2026年7月DAC上进一步扩展为"self-verifying"能力。
预测性ML Synopsys RTL Architect
2020年3月发布 · 物理感知的PPA预测
在实际做综合/布局布线之前，用ML预测模型对RTL做时序/功耗/拥塞的物理感知分析，内置PrimePower引擎。厂商称"可将SoC实现周期缩短一半"——这是营销口径，未见独立客户验证数字。
生成式AI RAG Copilot
从系统架构探索一路延伸到制造
与微软Azure OpenAI合作，用LLM+RAG把自然语言需求转向架构/RTL方向，是业界首个面向芯片设计的生成式AI能力（2023年11月发布）。
预测性ML Cadence Joules RTL Design Studio
2023年7月发布 · RTL阶段就给出PPAC估算
在实现之前做可执行的RTL分析/调试，与Cerebrus、JedAI大数据分析集成；厂商称最高5X生产力、25%QoR提升、能在RTL阶段解决20-40%的物理实现问题（均为厂商口径）。
预测性ML Siemens EDA Catapult AI / AI NN
高层次综合 + ML设计空间探索
从C++/SystemC做ML驱动的设计空间探索和PPA预测；Catapult AI NN把神经网络加速器的Python描述自动转成RTL（集成hls4ml）。
这依然是11个阶段里最薄弱的一环 ，但"完全没有AI IP推荐引擎"这个判断在2026年需要软化一点——IC Manage、Perforce 都在2026年上半年把生成式AI接入了IP的"发现/检索"环节，只是这些还是"对话式语义搜索"，不是主动排序推荐，而且都还没有具名客户+量化效果的验证。真正的ML故事依然只出现在NoC（片上网络）拓扑生成这一个细分点上。
预测性ML Arteris FlexGen
这一层唯一的真ML故事，2026年新客户不断
Smart NoC IP，自动做拓扑生成、布局和优化，官方明确说"选择ML而非基础模型"是为了确定性和可复现性。厂商数字：设计迭代最高快10倍、平均线长减少约30%、工程效率提升3倍（如拓扑生成从20小时压到4小时）——这组核心数字自2025年初发布以来未见更新版本。2026年上半年营收+46%至2410万美元，新增具名客户MIPS(RISC-V平台，4月)、Speedata(数据中心APU芯片Callisto，7月)，另有"全球最大云计算厂商之一已标准化采用"(未具名)。
规则式自动化 Arteris Magillem
IP-XACT标准下的IP打包/集成自动化
自动化IP打包、SoC装配、连接性和寄存器/内存映射生成，是基于标准的确定性自动化，明确不是机器学习，只是被包装成"AI"营销的生产力工具。2026年新增部署：MIPS RISC-V平台、理想汽车L9 Livis自动驾驶芯片。
生成式AI RAG Agentic
目前最接近"AI IP推荐引擎"的商业化产品
2026年3月发布GDP-AI(GDP-XL的AI升级版)，5月追加"IP discovery"能力：用户用对话式查询描述需求，系统解析意图后从中央IP目录里检索匹配的IP配置/版本/属性。官方称覆盖"1亿+IP组件、数千用户"，但这是IC Manage公司整体客户规模，不是这项新功能的具名验证案例，也没有给出任何量化效果数字。严格说这是"语义检索"而不是主动排序的"推荐"。
生成式AI RAG
面向agentic时代的IP版本导航，非跨厂商推荐引擎
2026年7月披露为Helix Core(现称Perforce P4)新增MCP服务器，让AI agent能访问版本控制历史、数据和代码评审记录，在agentic工作流导致的海量IP分支/版本里帮工程师"找到最合适的那一个"。定位是IP治理基础设施，不是独立的跨厂商IP推荐引擎；Siemens已经接入了自己的hook。
这是生成式AI在芯片设计里落地最集中的一环，也是2026年变化最快的地方。Synopsys用自己的EDA正确性/PPA引擎给LLM输出上闸门，NVIDIA证明领域自适应小模型能打赢通用大模型，ChipAgents/Cadence在推自主Agent而非单纯的copilot ——2026年最大的变化是后两条路线陆续拿到了具名客户的量化验证，不再只是"公告阶段"。
生成式AI Copilot Code Generation
Synopsys.ai Copilot · Code Advisor
首批客户RTL生成生产力提升约30%
自然语言生成RTL，集成Euclide做实时lint。富士通（Toshio Yoshida）公开表示"RTL代码生成生产力提升10-30%"；较新版本的copilot号称2-5倍提速。Microsoft/Intel/AMD为公开合作方。2026年5月官方宣布Knowledge/Workflow/Code/Formal/Lint五款Copilot App商用，称"数千用户、2-5倍生产力提升"，但仍未点名具体客户实测数字。
生成式AI Multi-Agent Agentic
2026年3月正式发布，客户仍在评估阶段
官方称"业界首个L4级编排多智能体"工作流：从自然语言/形式化规格生成RTL→跑Lint→生成单元级testbench→迭代收敛，7月DAC联合NVIDIA/AMD/Microsoft扩展，称"最高50倍RTL验证加速、覆盖率提升20%"、"调试收敛周期缩短最高40%"。这些都是厂商口径；AMD方面截至7月的公开表态是"正在积极评估"该工作流(基于Microsoft Discovery平台)，还没有披露规模化生产的具名验证数字，进度慢于同期的Cadence ChipStack。
生成式AI Domain-Adapted LLM RAG SFT
领域自适应LLM，在两项任务上打赢GPT-4
基于LLaMA2 7B/13B/70B做定制tokenizer+领域自适应预训练+SFT+RAG，三个应用：工程助手聊天机器人、EDA脚本生成、bug摘要。工程助手在专家Likert量表上得6.0/7分，简单EDA脚本正确率超70%，ChipNeMo-70B在两个用例上超过GPT-4，模型体积最高缩小5倍。截至2026年9月未见后续版本或论文更新；项目负责人之一Mark Ren已离职创立新公司Agentrys。
生成式AI Multi-Agent Agentic 自主验证
2026年9月新增具名客户：Andes Technology
把自然语言/PDF规格转成可综合Verilog/SystemVerilog和测试平台，在编辑器内通过仿真反馈自主验证调试。融资节奏:2026年2月A1轮5000万美元(累计7400万)，7月追加A2轮6000万美元(累计1.34亿)，投资方含Bessemer/Micron/MediaTek/Ericsson，H1'26 ARR增长6倍、部署120+半导体公司。2026年9月2日官宣首个具名客户案例 ——RISC-V IP厂商Andes Technology(研发高级副总裁Yung-Ching Hsiao具名发言):处理器定制任务从8.5周缩短到6周(降30%)，总线接口单元验证从2-3个月压缩到约3周，验证激励生成从1-2周缩短到最快1天。
生成式AI Multi-Agent Copilot
已从"公告阶段"跨过具名客户验证门槛
2025年11月收购ChipStack，2026年2月10日正式发布Super Agent，早期客户含Altera、NVIDIA、Qualcomm、Tenstorrent。Altera ：部分验证工作量降低约10倍(工程总监Arvind Vidyarthi具名)；Tenstorrent ：3个月评估期内3个关键设计模块形式化验证时间最多缩短4倍(RISC-V核心首席工程师Daniel Cummings具名)。2026年4月追加ViraStack(模拟)/InnoStack(数字后端)/AgentStack(编排层)；5-6月与NVIDIA联合宣布达到"Level-5自主"，称RTL验证周期从5周压缩到不到1天(提速超40倍，NVIDIA内部数据)。这组"具名客户+量化数字"的组合，目前在三大厂agentic平台里是进展最快的。
Verisium的强项是多轮次大数据关联（PinDown的"哪次代码提交导致了失败"是独门能力），VSO.ai的强项是从RTL/激励推断覆盖率的闭环强化学习。中国的芯华章是唯一一家把领域大模型和自研仿真器直接绑在一起的团队 。
预测性ML PinDown能"猜"出是哪次提交导致了失败
基于JedAI大数据平台，含AutoTriage、SemanticDiff、WaveMiner、PinDown（用代码提交的ML模型预测哪次commit引入了失败）、SimAI等模块。Renesas在R-Car车规设计上实测debug生产力提升最高6倍，仿真探测性能提升2倍。
强化学习 ICO用强化学习做刺激多样化
用ML消除回归冗余、自动做覆盖率根因分析，Intelligent Coverage Optimization(ICO)组件用RL多样化测试刺激。NVIDIA(SNUG"Project C")实测：同样测试次数下功能覆盖率多33%、回归套件规模压缩5倍，代码/断言覆盖率提升20%的同时压缩达16倍。2026年6月官方博客针对VIP/IP验证场景追加数字："覆盖率盲区最多减少10倍、IP验证生产力最高提升30%"——这组是厂商口径,不是新的具名客户案例。
生成式AI Multi-Agent Agentic
2026年2月发布，把Agentic AI接入验证全流程
2026年2月27日发布，把Agentic AI引入验证计划生成、执行、调试、收敛全流程，与Siemens自家"Fuse EDA AI"框架协同，底层用NVIDIA Llama Nemotron/NIM模型；2026年DAC进一步用Nemotron 3 Ultra驱动Fuse跨Catapult/Questa One/Veloce/Solido/Calibre/Tessent做全流程智能体编排。核心论据是"验证消耗芯片开发70%的时间"，但目前没有具名客户的量化生产结果，仍是架构/合作宣布阶段(此前的"覆盖率收敛3倍、验证工作量减少10倍"是旧版Questa数据分析能力的厂商口径)。
生成式AI Domain LLM Multi-Agent
芯华章(X-Epic) GalaxSim + GalaxFV → Agentic EDA
2026年7月发布"Agentic EDA底座"
GalaxSim(高性能逻辑仿真)+GalaxFV(形式化验证)最初被中国EDA国创中心选定用于构建验证领域大模型——GalaxSim仿真LLM生成的代码，GalaxFV收集缺陷代码的反例数据训练模型，原生支持鲲鹏/飞腾国产服务器。2026年7月18-20日CCF芯片大会上，芯华章发布"Agentic EDA底座"，推出X-IVS(智能验证系统)、X-IDS(智能设计系统)双系统及GalaxSim Turbo 3.0 Plus，并与无问芯穹(Infinigence AI)联合推出"EDA AI一体机"(无问芯穹Mizar推理引擎+芯华章FusionFlex流程管理平台)——发布通稿未披露具名客户的量化验证数字，仍属产品/技术路线发布阶段。
这一步在报告里被明确归为"并入RTL-to-GDS整体优化"，没有独立于06的工具生态——单列只是为了对齐原始信息图的11段编号。
三个主体，同一套逻辑： Synopsys DSO.ai把强化学习同时用在综合和布局布线两个域，跨域寻找PPA最优的设计配方；Cadence Cerebrus优化包含Genus综合在内的完整RTL-to-GDS流程；Google AlphaChip的方法论也已被研究社区延伸到逻辑综合和时序优化。三者的量化结果和客户案例见
Layer 06 。
这是强化学习在芯片设计里最成熟的落地场景 ，也是最容易被过度神化的场景——Google AlphaChip的"superhuml"级结果已被同行评审公开质疑，但客户验证的商业数字（Synopsys、Cadence）相对扎实。
强化学习 2021年Nature论文，2024年9月更名并追加说明
用边图神经网络驱动的深度强化学习做宏单元布局/floorplan，把布局当成一场"游戏"，用先前芯片模块预训练。已部署在TPU v5e、v5p、Trillium三代和Google自研Axion Arm CPU上，2022年开源为Circuit Training。厂商称"数小时内产出人类专家水平或更优的布局，而非数周数月"。
强化学习 同行评审质疑，至今无第三方独立复现
ISPD会议上Cheng等人的论文和ACM通讯上Igor Markov的文章最早对AlphaChip的强化学习优势提出同行评审质疑；这篇论文的正式期刊版《An Updated Assessment of Reinforcement Learning for Macro Placement》已于2025年12月被IEEE TCAD接收——作者团队用Google官方2024年发布的最新预训练权重重新测试，并在新的sub-10nm基准(ASAP7 7nm工艺)上对比，结论依然是模拟退火(SA)和人工基线优于AlphaChip，论文原话"截至2025年11月，没有任何人在会议或期刊上发表过对Nature论文声称优势的成功复现"。截至2026年9月的检索，也没有发现新的复现论文出现。引用"superhuman"这类措辞时应带上这条caveat。
强化学习 2023年2月已完成100个商业流片
强化学习跨综合+布局布线域探索设计方案空间。厂商称"生产力提升超3倍、总功耗最高降低25%"；STMicroelectronics用其在Azure云上实现"首个商用AI云端流片"，PPA探索生产力提升3倍；SK hynix在最先进制程上晶粒面积最多缩小5%。
强化学习 客户验证数字最扎实的一家，2026年新增Samsung SARC
RL驱动RTL-to-GDS全流程优化，模型可跨项目复用迁移。Samsung Foundry实测关键模块功耗降低超8%，耗时从数月压缩到几天；Renesas实测总负时序裕量(TNS)改善75%；MediaTek实测晶粒面积缩小5%、功耗降低超6%。2025年5月推出的Cerebrus AI Studio(支持多模块多用户协同)号称5-10倍更快交付，早期用户Samsung印度和STMicroelectronics报告PPA提升8-11%、生产力提升4倍。2026年2月新增具名案例 ：Samsung Austin Research and Development Center(SARC)披露用AI Studio实现4倍生产力提升，用于并行优化多个高性能计算设计；三星代工SF2 GAA平台上Cerebrus帮助漏电功耗降低超10%。
强化学习 2025年DAC发布，挑战者角色，2026年仍缺客户验证
RTL-to-GDS流程结合ML、RL和生成式AI；厂商称工程生产力提升10倍、计算效率提升3倍、PPA改善10%、流片速度提升约3倍——这组数字截至2026年9月仍未见第三方验证。已有的具名客户案例(Hailo AI、Arm、MaxLinear、Indie Semiconductor)用的都是2025年DAC发布之前的基础版Aprisa，不是"Aprisa AI"版本。2026年4月获TSMC N2P工具认证(覆盖N3A/N3C/A16/A14)，7月与NVIDIA扩大合作推出"自验证智能体AI工作流"，均为技术认证/合作公告，不构成客户PPA验证。
这一层的头条数字多数是厂商口径（"1万倍""45%"），相对可信的客户验证数字集中在Cadence Tempus ECO上 （Renesas、Marvell）；Synopsys把Ansys RedHawk-SC并入多物理场(IR/热感知)时序分析。
预测性ML Synopsys PrimeShield
2021年发布，获当年World Electronics Achievement Award
ML加速的统计/工艺偏差稳健性分析，厂商称比现有方法最高快1万倍，精度在完整HSPICE蒙特卡洛结果的1%以内，已在"Top 5"半导体公司部署。
预测性ML Synopsys PrimeClosure / PrimeECO
"业界首个AI驱动的黄金签核ECO收敛"
融合PrimeTime+RedHawk-SC+PrimeShield做多物理场协同；厂商称最高45%时序改善、10%功耗改善、迭代次数减少最多50%、生产力提升最高10倍，十亿实例级设计可用单机28核完成收敛。PrimeECO用ML"混合时序视图"预测算力/精度权衡以做零迭代收敛。2026年6月推出横向扩展产品PrimeClosure GigaScale(面向超大规模层次化ECO收敛)，截至2026年9月未见绑定的新具名客户数字。
预测性ML Cadence Tempus + ECO
客户验证数字里最扎实的一组
分布式STA配合"ML outside"（从既往先进制程设计中学习）；厂商称签核收敛速度提升2倍，ECO运行时间提升2-3.5倍。Renesas实测设计人力减少50%、功耗降低10%；Marvell实测全芯片ECO从27小时压缩到5小时。
Siemens EDA Calibre是这一层无可争议的领跑者 ，是运营层面嵌入最深的AI——它的ML已经内嵌进台积电/GlobalFoundries/三星等代工厂签核认证的PDK deck里，不是一个可选插件。2026年的新变化是Synopsys也正式宣布进场，此前这一层实质上只有Siemens一家。
预测性ML 签核标准，2026年新增TSMC/Samsung Foundry具名量产认证
Calibre LFD(光刻友好设计)用ML把运行时间提升100%，99.7%的DFM热点预测精度在0.5nm以内；Calibre SONR把缺陷命中率提升40倍；单调ML把逆向光刻(ILT)速度提升约230倍，在类N2逻辑上F1分数超80%；Calibre LSG生成含注入热点的合成版图训练数据；Calibre Vision AI做DRC违例的AI聚类和全芯片可视化(2026年8月新增增量式结果加载、突破"每类违例限1000条"限制、AI引导的违例聚类，能把数十亿条违例压缩到几百个可操作条目)；Calibre RealTime Digital在布局布线阶段就应用签核级DRC。2026年新增具名客户认证 ：4月TSMC宣布把"Siemens Fuse EDA AI System"用于DRC为中心的物理验证多工具自动化，并在N3A/N3C/N2P/A16/A14及3DFabric等制程完成多项新认证；5月Samsung Foundry宣布Calibre nmDRC/nmLVS/PERC/xACT及DesignEnhancer全线量产认证，DesignEnhancer Pge专用于2nm节点自动优化电网、缓解EM/IR drop。
预测性ML Synopsys IC Validator
2026年新进场，此前这一层只有Siemens一家
2026年4月22日TSMC技术论坛上，Synopsys宣布IC Validator正在推进AI辅助物理验证功能，目标是加速DRC违例的识别与修复。目前仍是合作/路线图公告阶段，没有独立的量化效果数字或具名客户验证案例。
预测性ML GlobalFoundries DRC+
Calibre模式匹配+ML找良率杀手
集成Calibre的模式匹配与机器学习识别良率相关的热点，学术前身研究里检测准确率超过90%。截至2026年9月未见技术更新或新论文。
TSO.ai的独特之处是把RTL阶段的DFT规划一路闭环打通到门级ATPG——pattern数量的削减直接对应测试机时间(ATE time)成本，是能直接换算成钱的少数AI环节之一。
预测性ML "业界首个半导体测试自主AI应用"，数字口径有更新
AI优化引擎自动调ATPG参数，早期DFT规划阶段还能优化扫描链/扫描输入输出配置，集成TestMAX分布式ATPG。厂商早期口径是平均减少25%的pattern数量；2026年5月28日SAFE Forum官方通稿给出更具体的最新数字 ："与Samsung Foundry团队验证部署，在保持故障覆盖率的前提下，SoC及多裸片设计的测试pattern和测试周期最高减少20%"——这是针对Samsung Foundry这一具体客户的最新官方口径，比早期"平均25%"更保守也更具体，两个数字统计口径不同，不代表退步。
预测性ML Siemens EDA Tessent AI
"10倍/5倍"实际点名Intel、Amazon，但数据是2024年的
厂商称架构实现速度提升10倍、测试时间缩短至五分之一——追根溯源，这组数字最早出自Siemens 2024年12月的一篇播客文章，原话是"Intel在实施DFT架构时生产力提升10倍，Amazon测试时间提升5倍"，其实一直点名了两家具体客户，只是常被转述成匿名的"厂商称"。2026年3月/7月的Fuse EDA AI System、DAC材料里仍在重复引用这同一组数字，没有刷新。2026年5月新增独立客户案例 ：Samsung Foundry宣布采用Tessent DFT portfolio做先进制程良率分析，并建立"Tessent HiRes Chain Diagnosis"参考流程做cell-aware、layout-aware的硅验证扫描链故障定位，但这条公告本身未给出量化提升数字。
这是生成式AI在制造环节最亮眼的故事，也是唯一一个"GPU加速+生成式AI"类别——逆向光刻求解本身用生成式AI做，是区别于普通GPU加速的关键点。2026年的新变化：台积电不再是cuLitho的唯一客户，中国也出现了一家值得关注、但背景需要如实说明的新玩家。
GPU+生成式光刻 2026年新增具名客户三星，数字口径也更新了
2023年GTC发布，2024年3月GTC宣布已在TSMC投产。与Synopsys Proteus掩模合成集成，早期官方称"350台H100系统可以替代4万台CPU系统"，把最耗算力的Fab工作负载加速40-60倍(Manhattan类工作负载58倍、曲线型ILT 45倍、Nvopc 40倍)；2025年5月COMPUTEX披露Blackwell世代提速可达25倍。2025年10月30日 官方首次点名台积电之外的新客户——三星把cuLitho集成进其OPC平台，实现20倍性能提升。2026年5月31日 GTC Taipei上台积电官方表述改为新口径："相比CPU方案，在保持相同拥有成本前提下，带来20-50%的成本效益/周期改善"，同时新增cuEST(化学仿真提速50倍)、cuML(制程控制)两个配套库，并用Metropolis+TAO Toolkit做纳米级缺陷自动分类。这些不同批次的数字统计口径不同(不同基准、不同指标)，不代表效果在退步，但引用时要注明各自的发布日期。Intel、GlobalFoundries截至目前未见采用cuLitho的公开证据。
预测性ML Siemens EDA Calibre ILT / GPU光栅化
ML加速的逆向光刻，2026年新增GPU光栅化数字
见Layer 08——单调ML把逆向光刻速度提升约230倍，是Calibre同一套ML能力在制造环节的延伸应用。2026年4月Siemens披露Calibre的GPU光栅化(mask synthesis)在Manhattan图形上提速290倍、curvilinear图形提速45倍(误差<1%)，这是自研GPU光栅化引擎，不依附NVIDIA cuLitho库，属于并行的技术路线而非cuLitho的竞品复刻。
预测性ML 东方晶源 PanGen vPWQ
中国计算光刻新势力，2026年冲刺科创板IPO
北京东方晶源自研计算光刻平台PanGen，2026年推出"物理模型+AI深度网络"混合建模的刻蚀AI工具vPWQ(Virtual Process Window Qualification)，用于预测刻蚀后图形轮廓、减少流片迭代。2026年4月披露与一家未具名"国内先进存储厂商"签订近2亿元人民币长期战略合同并通过产线验证；2026年7月向科创板递交IPO招股书，拟募资25亿元(其中3.5亿元用于计算光刻EDA工具研发)，2023-2025年营收1.91亿→3.75亿→3.2亿元(2025年营收下滑)，扣非净亏损持续扩大至6.22亿元(2025年)。背景需要说明 ：公司创始人俞宗强2012年从ASML离职后同时创立了美国XTAL和中国东方晶源，ASML起诉XTAL窃取Brion商业机密一案已于2018-2019年胜诉、获赔8.45亿美元、XTAL已破产；ASML在2021年年报中提出东方晶源"可能侵权"并暗示其与XTAL有关联，但未查到ASML对东方晶源本身提起正式诉讼的公开记录，东方晶源官方否认侵权、强调自主研发。这段历史是IPO审核中可能被问询的真实背景，如实列出，不代表对侵权与否的认定。
这一层是设计侧AI和Fab侧AI的交界处。中国厂商广立微在良率/WAT/缺陷分析这个细分上有真实的产线落地经验 ，2026年又多了一家背景更复杂的国产新势力；反观Synopsys/Cadence，2026年的AI投入重心明显转向了设计侧的agentic AI，良率分析这条产品线本身相对平静。
预测性ML 2026年5月新品发布会，首次拿出具名客户案例
自动缺陷分类(ADC)和晶圆图案分析(WPA)用深度学习模型改善良率，是国产工具在良率/WAT/缺陷分析这个细分领域少见的、有真实产线经验的样本。2026年5月22日 DE User Forum发布DATAEXP平台及多款新品：SemiClaw(自主AI智能体中台，自然语言驱动良率分析全流程)、MuseLab(覆盖CP/FT/WAT全制程归因)、QuanTest-YAD 2.0(DFT良率诊断，单次处理50万+诊断报告、30分钟出结果、根因定位效率提升4倍)、DE-YMS 4.0(首次支持3D先进封装良率分析)。现场首次出现具名客户分享：江原科技(高性能算力芯片D10/D20适配SemiClaw本地化部署)、矽睿科技(DE-YMS多Die合封良率管控)、卡秀万辉(DE-G六西格玛方法论)。注：广立微本身2022年8月已在深交所创业板上市，不属于报告提到的2025年"AI芯片公司IPO潮"(那波指摩尔线程、沐曦等芯片设计公司)，两者是不同类型的公司群体。
预测性ML 东方晶源 YieldBook + 电子束检测
与Layer 10的PanGen是同一家公司，另一条产品线
除计算光刻外，东方晶源核心产品还包括电子束缺陷检测/量测设备(EBI/CD-SEM/DR-SEM/HV-SEM)和AI数据管理平台YieldBook，产品已交付中芯国际等厂商，官方称服务"40+顶尖客户"。2026年7月IPO招股书披露募资25亿元中最大一笔(14.2亿元)专用于"高端半导体良率管理设备研发升级及产业化"。同样需要说明 ：该公司创始人的历史背景(ASML起诉其关联公司XTAL商业机密侵权案，2018-2019年胜诉获赔8.45亿美元)详见Layer 10的对应条目，此处不重复。
预测性ML Synopsys 制造分析
Design.da做设计-执行数据的深度分析，2026年无重大独立更新
AI驱动的制造分析用于实时良率优化；Design.da对设计执行数据做深度分析，找PPA轨迹异常。2026年Synopsys的重磅新品(AgentEngineer等)几乎全部集中在设计侧agentic AI，良率分析产品线本身未见2026年的独立新版本发布。
预测性ML Cadence Verisium(跨阶段复用)
硅后数据回流JedAI做根因分析，2026年同样无重大独立更新
Verisium和跨厂商的硅生命周期管理系统把硅后数据回流进JedAI大数据平台做根因分析，是Layer 04同一套基础设施在硅后阶段的延伸。Renesas debug生产力提升6倍仍是最常被引用的案例，2026年Cadence的资源同样投向了ChipStack AI Super Agent这类设计侧产品。
最近的关键变化
2026年最大的结构性变化：agentic多智能体平台第一次跨过"公告"到"具名客户量化验证"的门槛。 Cadence ChipStack AI Super Agent(2026年2月发布)截至6月已经拿到Altera(验证工作量降低约10倍)和Tenstorrent(形式化验证提速最多4倍)两个具名客户；ChipAgents 9月2日官宣首个具名客户Andes Technology(处理器定制周期缩短30%)。相比之下Synopsys AgentEngineer(3月发布)截至7月仍停留在"AMD正在评估"，还没有同等分量的具名验证——三大平台的进度并不同步。预测性机器学习，不是大模型或强化学习，依然是这11个阶段里出现频率最高的技术类型。 本图11个阶段里主导技术仍以预测性ML(PrimeShield/PrimeClosure/Calibre/TSO.ai/Tessent/广立微INF-AI这一类"经典ML")为主，真正的生成式AI集中在01(部分)/02(新)/03/04(部分)，强化学习集中在05/06(综合/物理设计)。AlphaChip争议在2025年底有了更扎实的新证据，判断没有改变。 质疑方论文的正式期刊版《An Updated Assessment of Reinforcement Learning for Macro Placement》已于2025年12月被IEEE TCAD接收，作者团队用Google官方最新预训练权重和新的sub-10nm基准重新测试，结论依然是模拟退火和人工基线优于AlphaChip，论文原话"截至2025年11月无人公开复现"；截至2026年9月的检索同样没有发现新的复现论文。"IP选型阶段完全空白"的判断需要软化，但还没有真正的推荐引擎。 IC Manage GDP-AI(2026年5月)和Perforce IPLM的P4 MCP(2026年7月)都开始把生成式AI接入IP的"对话式检索/发现"环节，但都是语义搜索而非主动排序推荐，也都没有具名客户+量化效果验证——离真正的"AI选IP"还有距离。物理验证环节从"Siemens独家"变成"双寡头"。 2026年4月Synopsys首次公开宣布IC Validator推进AI辅助物理验证，此前这一层实质上只有Siemens Calibre一家；同期Siemens也拿到了TSMC、Samsung Foundry两个代工厂的具名量产认证，双方都在加码而不是此消彼长。计算光刻和良率分析领域出现一家背景复杂但真实存在的中国新势力——东方晶源。 其"物理模型+AI"混合建模光刻工具已拿到国内存储厂商的近2亿元战略合同，2026年7月递交科创板IPO招股书；但创始人历史上与ASML起诉XTAL商业机密侵权案(2018-2019年胜诉，赔偿8.45亿美元)存在关联，这段背景在IPO审核中可能被问询，如实列出供参考，不代表侵权认定。几个具体数字在2026年更新后，口径变了但不代表退步，引用时要看清日期。 Synopsys TSO.ai在Samsung Foundry的最新官方数字是"最高20%"pattern削减(2026年5月)，早期口径是"平均25%"，两者统计范围不同；NVIDIA cuLitho在台积电的表述从"40-60倍加速"(2024年)变成"20-50%成本/周期改善"(2026年5月)，是不同的度量指标；Siemens Tessent那组常被引用的"10倍/5倍"数字其实一直点名Intel和Amazon，只是这组数据本身产生于2024年底，2026年没有刷新。2026年出现一波agentic芯片设计创业公司融资热潮，但多数尚未跨过客户验证门槛。 Cognichip(4月，$60M，Intel CEO Lip-Bu Tan加入董事会，但TechCrunch报道明确指出其"无法指出用其系统设计出的芯片、也未披露任何客户")、Architect Labs(6月，$24M种子轮)、Agentrys(8月，$24.5M，前NVIDIA ChipNeMo负责人创立)都属于这一类——值得关注但目前评估价值有限，不建议与ChipAgents/Cadence ChipStack这类已有具名客户数字的产品混为一谈。
2026-09-08
v1
首次建立：覆盖芯片设计全流程11个阶段（架构规格→IP选型→RTL设计→功能验证→逻辑综合→物理设计→时序收敛→物理验证→DFT测试→计算光刻→流片后良率分析），基于用户提供的行业调研报告整理，约30个玩家条目，按强化学习/生成式AI/预测性机器学习/GPU+生成式光刻/规则式自动化五类技术标注。
2026-09-08
v2
五路并行深度调研更新，新增9个玩家条目：Siemens Fuse EDA AI Agent(架构探索)、IC Manage GDP-AI/Perforce IPLM(IP发现)、Synopsys AgentEngineer(RTL/验证)、Synopsys IC Validator(物理验证)、东方晶源 PanGen vPWQ + YieldBook(计算光刻/良率分析，含背景说明)；更新既有条目：ChipAgents新增具名客户Andes Technology、Cadence ChipStack新增具名客户Altera/Tenstorrent、AlphaChip争议新增2025年12月IEEE TCAD同行评审论文、Cerebrus新增Samsung SARC案例、Calibre新增TSMC/Samsung Foundry量产认证、TSO.ai数字口径更新(25%→Samsung Foundry最新20%)、Tessent"10x/5x"溯源为Intel/Amazon(2024年数据)、Siemens Questa升级为Questa One Agentic Toolkit、芯华章新增Agentic EDA底座发布；trendbox全面改写反映以上变化。